Samit S Miftah

~Samit_S_Miftah1

1

论文总数

1.0

年均投稿

5.3

平均评分

接收情况0/1

会议分布

ICLR

1

发表论文 (1 篇)

20251 篇

VERT: A SystemVerilog Assertion Dataset to Improve Hardware Verification with LLMs

ICLR 2025Rejected

合作者 (9)

Amisha Srivastava1 篇

Anand Menon1 篇

Arnab Raha1 篇

Deepak Mathaikutty1 篇

Gabriel Theodor Sonnenschein1 篇

Kanad Basu1 篇

Shamik Kundu1 篇

Souvik Kundu1 篇